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Schematic Diagrams
B - 10 DDR3 Channel C SO-DIMM_2
B.Schematic Diagrams
DDR3 Channel C SO-DIMM_2
Sheet 9 of 47
DDR3 Channel C
SO-DIMM_2
1.5V
1.5V
0.75V
0.75V
1.5V
3V S
VDDSPDC
VDDSPDC3V S
M_DATA _C[63:0] 2
M_CAS_C_N 3
M_SCS_C_N0 3
CK_ M_ CH2_0 _DN 3
M_RAS_C_N 3
M_DQS_C_DP[7:0] 2
M_MAA_C[15:0] 3
SCLK 7,8,12,16,18,19,32
M_WE_C_N 3
M_SCS_C_N1 3
CK_ M_ CH2_0 _DP 3
M_SCKE_C[1:0] 3
SDA TA 7,8,12, 16,1 8,1 9,32
CK_ M_ CH2_1 _DN 3
CK_ M_ CH2_1 _DP 3
PM_EXTTS_DDR# 7,8
M _S B S_C[2:0] 3
DDR2_DRAMRST 3
M_DQS_C_DN[7:0] 2
M_ODT_C[1:0] 3
1.5V4,5,7,8,40,43
3VS7,8 ,1 2,1 3,15..3 0,32,39 ,4 1, 4 3
0.75V7,8,40
M_MA A_C3
M_D A T A _C 5
M_DATA_C48
M_MA A_C1 4
M_ DA TA_ C[63: 0]
M_DATA_C59
CK_M_C H2_0_DP
M_ CAS_C_N
M_ SC S_C_ N0
M_DATA_C17
PM_EXTTS_DDR#
PM_EXTTS_DDR#
DDR 2_DRAMRST
CK_M_C H2_0_DN
M_DATA_C27
M_DATA_C38
M_D A T A _C 6
M_MA A_C4
M_ RAS_C_N
M_DATA_C49
M_DQ S _C _DP [ 7:0]
SCLK
M_ WE _C _N
M_ SC S_C_ N1
M_MA A _C [1 5:0]
M_SBS_C0
M_ SCKE _C [ 1:0]
M_SCS_C_N0
M_SCS_C_N1
M_DATA_C60
M_S C KE _ C0
Z0903M_S C KE _ C1
Z0902
CK_M_C H2_1_DP
CK_M_C H2_1_DN
Z0901
M_C A S_C_ N
M_R A S_C_ N
M_W E _C _ N
SA0_DIM2
SA1_DIM2
M_SBS_C[2:0]
SCLK
SDATA
M_ODT_C0
M_ODT_C1
M_DATA_C28
M_D A T A _C 7
M_D A T A _C 0
M_DATA_C39
SDATA
DD R2_DRAMRST
M_ DQS_C_ DN1
M_ DQS_C_ DP0
M_DQ S _C _DN [7: 0]
CK_ M_CH2 _0_ DP
CK_ M_CH2 _0_ DN
M_MA A_C5
CK_ M_CH2 _1_ DP
CK_ M_CH2 _1_ DN
M_ DQS_C_ DN0
M_MA A_C0
M_ ODT _C[1:0]
DIMM_CA_VREF_C
M_DATA_C50
M_DATA_C19
M_DATA_C61
M_D A T A _C 8
M_DATA_C29
M_DATA_C40
M_ DQS_C_ DN2
M_MA A_C6
M_DATA_C51
M_DATA_C20
M_ DQS_C_ DP1
M_SBS_C1
M_DATA_C62
M_D A T A _C 9
M_DATA_C30
M_DATA_C41
M_ DQS_C_ DN3
M_MA A_C7
M_DATA_C52
M_DATA_C21
M_ DQS_C_ DP2
M_SBS_C2
M_DATA_C63
M_DATA_C10
M_DATA_C31
M_DATA_C42
M_ DQS_C_ DN4
M_MA A_C8
M_DATA_C53
M_DATA_C22
M_ DQS_C_ DP3
M_DATA_C11
M_DATA_C32
M_DATA_C43
M_ DQS_C_ DN5
M_MA A_C9
M_DATA_C54
M_DATA_C23
M_ DQS_C_ DP4
M_DATA_C12
M_DATA_C33
M_DATA_C44
M_D A T A _C 1
M_ DQS_C_ DN6
M_MA A_C1 0
M_DATA_C55
M_DATA_C24
M_DATA_C13
M_ DQS_C_ DP5
M_MA A_C1
M_DATA_C34
M_DATA_C45
M_D A T A _C 2
M_ DQS_C_ DN7
M_MA A_C1 1
M_DATA_C56
M_DATA_C14
M_ DQS_C_ DP6
M_DATA_C35
M_MA A_C2
M_DATA_C18
M_DATA_C46
M_D A T A _C 3
M_MA A_C1 2
M_DATA_C57
M_DATA_C15
M_ DQS_C_ DP7
M_DATA_C36
M_DATA_C25
M_D A T A _C 4
M_DATA_C47
M_MA A_C1 3
M_DATA_C58
M_DATA_C16
M_DATA_C26
M_DATA_C37
DIMM_CA_VREF_C
Z0905
Z0909
Z0910
Z0904
Z0906
Z0911
Z0908
Z0907
M_MA A_C1 5
R280 0_04
R288 0_04
R291 0_04
R286 0_04
R282 0_04
R281 0_04
+
C10 7
10 0U_ 6.3V_B
NC2
NC_ 04
R285
* 10K _0 4
R284
10K_04
C60
.1U_10V_X7R_04
C81
4.7U_ 6.3V _0 6
R292
1K_ 1% _0 4
R290
10K_04
C78
10U_10V_08
C87
1U_6.3V_04
C7 9
1 0u_ 10V_ 08
R293
1K_ 1% _0 4
C146
2.2U_16V_X5 R _ 06
C8 5
.1 U_ 10V_ X7 R_04
C59
4.7U _6.3V _ 06
C148
.1U_10V_X7R_04
C55
.1U_10V_X7R_04
R289
* 1 0K _0 4
JDIMM3B
DDR3_SODIMM2_204P
75
76
81
82
87
88
93
94
99
10 0
10 5
10 6
19 9
77
12 2
12 5
1
2
3
8
9
13
14
19
20
25
26
31
32
37
38
43
44
48
49
54
55
60
61
65
66
71
72
127
128
133
134
138
139
144
145
150
151
155
156
161
162
167
168
172
173
178
179
184
185
189
190
195
196
GND2
GND1
204
203
12 6
30
19 8
11 1
11 2
11 8
11 7
12 3
12 4
VDD1
VDD2
VDD3
VDD4
VDD5
VDD6
VDD7
VDD8
VDD9
VDD1 0
VDD1 1
VDD1 2
VDDSPD
NC 1
NC 2
NC TEST
VREF_DQ
VSS1
VSS2
VSS3
VSS4
VSS5
VSS6
VSS7
VSS8
VSS9
VSS10
VSS11
VSS12
VSS13
VSS14
VSS15
VSS16
VSS17
VSS18
VSS19
VSS20
VSS21
VSS22
VSS23
VSS24
VSS25
VSS26
VSS27
VSS28
VSS29
VSS30
VSS31
VSS32
VSS33
VSS34
VSS35
VSS36
VSS37
VSS38
VSS39
VSS40
VSS41
VSS42
VSS43
VSS44
VSS45
VSS46
VSS47
VSS48
VSS49
VSS50
VSS51
VSS52
G2
G1
VTT2
VTT1
VREF_CA
RESET#
EVENT#
VDD1 3
VDD1 4
VDD1 6
VDD1 5
VDD1 7
VDD1 8
C76
10U_10V_08
C74
.1U_ 10V_X7 R _ 04
JD IM M3A
DD R3 _SOD IMM2_ 204P
98
97
96
95
92
91
90
86
89
85
107
84
83
119
80
78
5
7
15
17
4
6
16
18
21
23
33
35
22
24
34
36
39
41
51
53
40
42
50
52
57
59
67
69
56
58
68
70
129
131
141
143
130
132
140
142
147
149
157
159
146
148
158
160
163
165
175
177
164
166
174
176
181
183
191
193
180
182
192
194
109
108
110
113
115
114
121
73
74
101
103
102
104
200
202
201
197
11
28
46
63
136
153
170
187
12
29
47
64
137
154
171
188
10
27
45
62
135
152
169
186
116
120
79
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10/AP
A11
A12/BC#
A13
A14
A15
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ 10
DQ 11
DQ 12
DQ 13
DQ 14
DQ 15
DQ 16
DQ 17
DQ 18
DQ 19
DQ 20
DQ 21
DQ 22
DQ 23
DQ 24
DQ 25
DQ 26
DQ 27
DQ 28
DQ 29
DQ 30
DQ 31
DQ 32
DQ 33
DQ 34
DQ 35
DQ 36
DQ 37
DQ 38
DQ 39
DQ 40
DQ 41
DQ 42
DQ 43
DQ 44
DQ 45
DQ 46
DQ 47
DQ 48
DQ 49
DQ 50
DQ 51
DQ 52
DQ 53
DQ 54
DQ 55
DQ 56
DQ 57
DQ 58
DQ 59
DQ 60
DQ 61
DQ 62
DQ 63
BA0
BA1
RAS#
WE#
CAS#
S0#
S1#
CKE0
CKE1
CK0
CK0#
CK1
CK1#
SDA
SCL
SA1
SA0
DM0
DM1
DM2
DM3
DM4
DM5
DM6
DM7
DQS0
DQS1
DQS2
DQS3
DQS4
DQS5
DQS6
DQS7
DQS0#
DQS1#
DQS2#
DQS3#
DQS4#
DQS5#
DQS6#
DQS7#
ODT0
ODT1
BA2
C58
.1 U_10V_ X7R _0 4
C5 7
.01U _1 6V _X7R_04
R287 0_04
C5 6
.1 U_ 10V_ X7R _04
R279 0_04
C502
.1U_10V_X7R_04
ChannelC
MS:8.5 / 5 / 8.5
SL: 4 / 4 / 4
15mils trace
34mils spacing
Layout Note:
CLK0/space/CLK_1
SO-DIMM2
20mils trace
ChannelC
Low
Low
Low
LowHigh
HighSA0
SA1
DIM0 CHA
CHB CHC
From power 0.75V
CLOSE TO SO-DIMM_2
SO-DIMM_2 is placed farther from
the CPU than SO-DIMM_1
Layout note:
M_DQS_A_DP8
M_DQS_A_DN8
X58 ?? ??
? ? ? ECC? ? ,
?? DM ?????OK
M_CB_ECC_C[7:0]