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DDR3THIN-MN-XXX 45 Doc. Rev. 1.11
Group
Name
Signal
Name
TLA
Input
Group
Name
Signal
Name
TLA
Input
Data_H
i
DQ63 S_A2:0 Data_L
o
DQ31 M_A0:6
DQ62 S_A2:1 DQ30 M_A0:3
DQ61 S_A2:5 DQ29 S_C2:0
DQ60 S_CK0 DQ28 S_C2:1
DQ59 S_A2:2 DQ27 M_A0:4
DQ58 S_A2:3 DQ26 M_A0:1
DQ57 S_A2:7 DQ25 S_C2:2
DQ56 S_A3:0 DQ24 S_C2:3
DQ55 S_A3:2 DQ23 S_C2:4
DQ54 S_A3:3 DQ22 S_C2:5
DQ53 S_A3:7 DQ21 S_C3:2
DQ52 S_A1:5 DQ20 S_C3:3
DQ51 S_A3:1 DQ19 S_C2:6
DQ50 S_A3:4 DQ18 S_C2:7
DQ49 S_A1:7 DQ17 S_C3:1
DQ48 S_A1:6 DQ16 S_C3:4
DQ47 S_A1:4 DQ15 S_C3:6
DQ46 S_A1:1 DQ14 S_C3:7
DQ45 S_A0:7 DQ13 S_E3:4
DQ44 S_A0:6 DQ12 S_E3:1
DQ43 S_A1:3 DQ11 S_C3:5
DQ42 S_A1:2 DQ10 S_E3:7
DQ41 S_A0:5 DQ9 S_E3:3
DQ40 S_A0:4 DQ8 S_E3:2
DQ39 S_A0:3 DQ7 S_E3:0
DQ38 S_A0:2 DQ6 S_E2:7
DQ37 M_C2:1 DQ5 S_E2:3
DQ36 M_C2:4 DQ4 S_E2:2
DQ35 S_A0:1 DQ3 S_Q3
DQ34 S_A0:0 DQ2 S_E2:5
DQ33 M_C2:6 DQ1 S_E2:1
DQ32 M_C2:7 DQ0 S_E2:0
Table 4 - B_DDR3D_2D/_2G TLA MagniVu Channel Grouping
Notes:
1. The ‘S’ in front of a TLA channel denotes the Slave card of the merged pair
2. The ‘M’ in front of a TLA channel denotes the Master card of the merged pair