Filter
Top Products
CONTENTS
xl Vol. 3A
PAGE
Table 13-1. Action Taken for Combinations of OSFXSR, OSXMMEXCPT, SSE, SSE2, SSE3, EM, MP,
and TS113-4
Table 13-2. Action Taken for Combinations of OSFXSR, SSSE3, SSE4, EM, and TS . . . . . . . . . . 13-5
Table 13-3. XSAVE Header Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-14
Table 13-4. XRSTOR Action on MXCSR, x87 FPU, XMM Register. . . . . . . . . . . . . . . . . . . . . . . . . .13-16
Table 13-5. XSAVE Action on MXCSR, x87 FPU, XMM Register . . . . . . . . . . . . . . . . . . . . . . . . . . .13-16
Table 14-1. On-Demand Clock Modulation Duty Cycle Field Encoding. . . . . . . . . . . . . . . . . . . . . .14-17
Table 15-1. Bits 54:53 in IA32_MCi_STATUS MSRs
when IA32_MCG_CAP[11] = 1 and UC = 015-9
Table 15-2. Overwrite Rules for Enabled Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-11
Table 15-3. Address Mode in IA32_MCi_MISC[8:6] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-13
Table 15-4. Extended Machine Check State MSRs
in Processors Without Support for Intel 64 Architecture15-15
Table 15-5. Extended Machine Check State MSRs
In Processors With Support For Intel 64 Architecture15-16
Table 15-6. MC Error Classifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-26
Table 15-7. Overwrite Rules for UC, CE, and UCR Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-27
Table 15-8. IA32_MCi_Status [15:0] Simple Error Code Encoding . . . . . . . . . . . . . . . . . . . . . . . . .15-30
Table 15-9. IA32_MCi_Status [15:0] Compound Error Code Encoding . . . . . . . . . . . . . . . . . . . . .15-31
Table 15-10. Encoding for TT (Transaction Type) Sub-Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-32
Table 15-11. Level Encoding for LL (Memory Hierarchy Level) Sub-Field . . . . . . . . . . . . . . . . . . .15-32
Table 15-12. Encoding of Request (RRRR) Sub-Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-33
Table 15-13. Encodings of PP, T, and II Sub-Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-33
Table 15-14. Encodings of MMM and CCCC Sub-Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-34
Table 15-15. MCA Compound Error Code Encoding for SRAO Errors . . . . . . . . . . . . . . . . . . . . . . . .15-35
Table 15-16. IA32_MCi_STATUS Values for SRAO Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-35
Table 15-17. IA32_MCG_STATUS Flag Indication for SRAO Errors . . . . . . . . . . . . . . . . . . . . . . . . .15-36
Table 15-18. MCA Compound Error Code Encoding for SRAR Errors . . . . . . . . . . . . . . . . . . . . . . . .15-36
Table 15-19. IA32_MCi_STATUS Values for SRAR Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-37
Table 15-20. IA32_MCG_STATUS Flag Indication for SRAR Errors. . . . . . . . . . . . . . . . . . . . . . . . . .15-37
Table 16-1. Breakpoint Examples. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-7
Table 16-2. Debug Exception Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-10
Table 16-3. LBR Stack Size and TOS Pointer Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-19
Table 16-4. IA32_DEBUGCTL Flag Encodings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-29
Table 16-5. CPL-Qualified Branch Trace Store Encodings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-30
Table 16-6. IA32_LASTBRACH_x_FROM_IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-35
Table 16-7. IA32_LASTBRACH_x_TO_IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-35
Table 16-8. LBR Stack Size and TOS Pointer Range. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-35
Table 16-9. MSR_LBR_SELECT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16-35
Table 16-10. LBR MSR Stack Size and TOS Pointer Range for the Pentium® 4 and the
Intel® Xeon® Processor Family16-39
Table 17-1. Real-Address Mode Exceptions and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-8
Table 17-2. Software Interrupt Handling Methods While in Virtual-8086 Mode. . . . . . . . . . . .17-26
Table 18-1. Characteristics of 16-Bit and 32-Bit Program Modules . . . . . . . . . . . . . . . . . . . . . . . . 18-1
Table 19-1. New Instruction in the Pentium Processor and
Later IA-32 Processors19-6
Table 19-2. Recommended Values of the EM, MP, and NE Flags for Intel486 SX
Microprocessor/Intel 487 SX Math Coprocessor System19-22
Table 19-3. EM and MP Flag Interpretation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19-23
Table 21-1. Format of the VMCS Region . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-2
Table 21-2. Format of Access Rights . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-5
Table 21-3. Format of Interruptibility State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-7